DDR Memory Routing Rule知识收集

DDR Memory讯号线主要分为DATA Group , Address Group 和Control Gropu三大类:

Data Group

D[ 7:  0 ]  DQS0

D[15: 8 ]  DQS1

D[23:16]  DQS2

D[31:24]  DQS3

Control signal  Group

CLK+ , CLK-  CKE, CAS, RAS, WE, CS#,

Address Bus Group

A[13:0] BA[0:1]

Memory Layout两个重要的观念【等长】【T形走线法】

【等长】:Memory信号线长度最正确的算法如下:

1.Memory颗粒package里的晶圆到package外的pin这段trace长度为MP_Line

2.Memory pin到Chip Set (CUP/GPU)Pin脚的长度为MC_L ine ,此段为PCB板上走线长度。

3.Chip Set 在Package里的晶圆到package外的pin这段trace长度为CP_Line

4.所以Memory信号线长度=MP_Line + MC_Line+CP_Line .(各Trace的三个数据加起来后值须等长)

Data Grouped 以DQS为Target ,各线与DQS对比走等长线;Contral  Group以CLK为Target ,各线与CLK对比走等长线。

【T形走线法】所有contral  Group从Chip Set 到各颗memory 走线以T字形,而因CLK+ , CLK-  CKE, CAS, RAS, WE, CS#,类的contral 信号线通常在Chip Set中,每个Bank partition只有一组去控制许多颗memory (Max 8) ,要做到各干线等长,各支线也要等长。

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All of the Routing Trace Length should be <4000 mil.

Data Bus Group

Base On DQSn, Minimizes  Data Bus Routing Trace Length difference in ± 10 mil

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Control Signal Group

Clock +/- signal are differential Pair should be following the layout rule.

Base On Clock +/- Minimize the trace difference in ± 25 mil

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以下为VGA卡厂定义出来的经验值(数据是定义在50 OHM阻抗的PCB上)

对每一颗Memory 这Trace长度皆须符合一列原则:

》所有Trace 长度:

SDRAM---不超过5000mil (SDRAM 166MHz))

DDR SDRAM---不超过4000mil (DDR 400)

DDRII SDRAM---不超过2000mil (DDRII 8000

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以下为一电视厂工程师整理的经验值:

1.)2层板在跑高速的环境下, MMU到DDR间的接口必须保持足够且畅通的GND参考面, 因此相关的MDQS,MDQ必须走Top层。

2.)MDQS(0~3) 线宽走8mil且等长。

3.)MDQ(0~31 , data bus)线宽走6mil且等长。

4.)MDQS线长须尽可能比MDQ0~31(data bus)短250mil以上。

5.)MDQ(0~31 , data bus)彼此间尽可能保持 ”1.2倍线宽(至少)” 以上的线距。

6.)MDQS与MDQ间须保持 ”2倍MDQS线宽(至少)” 以上的线距。

7.)MCLK , MCLKn至2颗DDR之线长须需保持一致。

8.)MA(0~11, address bus) 线宽走6mil且等长。

9.)MCLK , MCLKn之线长须尽可能比MA(0~11, address bus)短。



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